parameter:
| Parameter Numm | Attribut Wäert |
| Ass Rohs zertifizéiert? | trëfft op |
| Handelsnimm | Xilinx (Xilinx) |
| Erreechen Compliance Code | compli |
| ECCN Code | 3A991.D |
| maximal Auer Frequenz | 667 MHz |
| JESD-30 Code | S-PBGA-B484 |
| JESD-609 Code | e1 |
| Fiichtegkeet Empfindlechkeet Niveau | 3 |
| Zuel vun Entréen | 338 |
| Zuel vun logesch Unitéiten | 147443 |
| Ausgangszäiten | 338 |
| Zuel vun Statiounen | 484 |
| Package Kierper Material | PLASTIK / EPOXY |
| Package Code | FBGA |
| Encapsuléieren gläichwäerteg Code | BGA484,22X22,32 |
| Package Form | SQUARE |
| Package Form | GRID ARRAY, FINE PITCH |
| Peak Reflow Temperatur (Celsius) | 260 |
| Stroumversuergung | 1,2, 1,2/3,3, 2,5/3,3 V |
| Programméierbar Logik Typ | FIELD PROGRAMMABLE GATE ARRAY |
| Zertifikatioun Status | Net qualifizéiert |
| Uewerfläch Montéierung | JO |
| Technologie | CMOS |
| Terminal Uewerfläch | ZINN SILVER KOPPER |
| Terminal Form | BALL |
| Terminal Pitch | 0,8 mm |
| Terminal Plaz | ËNNEN |
| Maximal Zäit bei der Peak Reflow Temperatur | 30 |
Allgemeng Beschreiwung:
Xilinx® 7 Serie FPGAs enthalen véier FPGA Famillen déi de komplette Palette vu Systemfuerderunge adresséieren, rangéiert vu niddrege Käschten, klenge Formfaktor,
Käschtenempfindlech, héich-Volumen Uwendungen op ultra High-End Konnektivitéit Bandbreedung, Logik Kapazitéit, a Signalveraarbechtungskapazitéit fir déi exigentst
héich performant Uwendungen.Déi 7 Serie FPGAs enthalen:
• Spartan®-7 Famill: Optimiséiert fir niddreg Käschten, niddregst Kraaft an héich
ech / O Leeschtung.Verfügbar a Low-Cost, ganz klenge Formfaktor
Verpakung fir klengste PCB Foussofdrock.
• Artix®-7 Famill: Optimiséiert fir niddereg Muecht Uwendungen verlaangen Serien
transceivers an héich DSP a Logik Débit.Bitt déi ënnescht
Gesamtrechnung vun Material Käschten fir héich-Duerchgang, kascht-sensibel
Uwendungen.
• Kintex®-7 Family: Optimiséiert fir déi bescht Präis-Leeschtung mat engem 2X
Verbesserung am Verglach zu der viregter Generatioun, wat eng nei Klass erméiglecht
vun FPGAs.
• Virtex®-7 Famill: Optimiséiert fir héchste System Leeschtung an
Kapazitéit mat enger 2X Verbesserung vun der Systemleistung.Héchsten
Fäegkeet Apparater aktivéiert duerch stackéiert Silicon Interconnect (SSI)
Technologie.
Gebaut op enger moderner, héich performanter, niddereger Kraaft (HPL), 28 nm, High-k Metal Gate (HKMG) Prozesstechnologie, 7 Serie FPGAs erméiglechen eng
oniwwertraff Erhéijung vun der Systemleistung mat 2,9 Tb/s I/O Bandbreedung, 2 Millioune Logikzellkapazitéit a 5,3 TMAC/s DSP, wärend 50% manner konsuméiert
Kraaft wéi virdrun Generatioun Apparater fir eng voll programméierbar Alternativ zu ASSPs an ASICs ze bidden.
Resumé vun 7 Serie FPGA Fonctiounen
• Fortgeschratt héich performant FPGA Logik baséiert op real 6-Input Bléck
erop Dësch (LUT) Technologie configurable als verdeelt Erënnerung.
• 36 Kb duebel-port Spär RAM mat gebaut-an FIFO Logik fir op-Chip Daten
pufferen.
• High-Performance SelectIO ™ Technologie mat Ënnerstëtzung fir DDR3
Interfaces bis zu 1.866 Mb/s.
• Héich-Vitesse Serien Konnektivitéit mat agebaute Multi-Gigabit Transceiver
vu 600 Mb/s bis max.Tariffer vun 6,6 Gb / s bis 28,05 Gb / s, ubitt a
speziell niddereg-Muecht Modus, fir Chip-ze-Chip Schnëttplazen optimiséiert.
• A Benotzer konfiguréierbar Analog Interface (XADC), incorporéiert duebel
12-bëssen 1MSPS analog-ze-digital converters mat op-Chip thermesch an
Versuergung Sensoren.
• DSP Scheiwen mat 25 x 18 Multiplikator, 48-Bit Akkumulator a Pre-Adder
fir héich performant Filteren, dorënner optimiséiert symmetresch
Koeffizientfilter.
• Mächteg Auer Gestioun Plättercher (CMT), kombinéiert Phase-gespaarten
Loop (PLL) a gemëscht-Modus Auer Manager (MMCM) Spär fir héich
Präzisioun an niddereg jitter.
• Schnell embedded Veraarbechtung mat MicroBlaze™ Prozessor ofsetzen.
• Integréiert Spär fir PCI Express® (PCIe), fir bis zu x8 Gen3
Endpoint a Root Port Designs.
• Breet Varietéit vun Configuratioun Optiounen, dorënner Ënnerstëtzung fir
Commodity Erënnerungen, 256-Bit AES Verschlësselung mat HMAC/SHA-256
Authentifikatioun, a gebaut-an SEU Detektioun a Korrektur.
• Low-Cost, Drot-Bond, Bare-Die Flip-Chip, an héich Signal Integritéit Flip
Chipverpackung déi einfach Migratioun tëscht Familljememberen ubitt
déi selwecht Pak.All Packagen verfügbar a Pb-gratis a ausgewielt
Packagen an Pb Optioun.
• Entworf fir héich Leeschtung an niddreg Muecht mat 28 nm,
HKMG, HPL Prozess, 1.0V Kär Volt Prozess Technologie an
0,9V Kärspannungsoptioun fir nach méi niddereg Kraaft.
