XA6SLX100-2FGG484I (Original Verpakung vun populär Auto gauges)

Produkteigenschaften:

e Feeler mellen
Nei Parametresch Sich
Dokumentatioun a Medien:

Ëmwelt an Export Klassifikatioun:

Allgemeng Beschreiwung:
D'Xilinx Automotive (XA) Spartan®-6 Famill vu FPGAs bitt führend Systemintegratiounsfäegkeeten mat de niddregsten Gesamtkäschte fir héichvolumen Automobilapplikatiounen.D'Famill vun zéng Membere liwwert erweidert Dicht vun 3.840 bis 101.261 Logikzellen a méi séier,
méi ëmfaassend Konnektivitéit.Gebaut op enger reife 45 nm Low-Power Kupferprozesstechnologie déi den optimale Balance vu Käschte liwwert,
Kraaft, a Leeschtung, bitt d'XA Spartan-6 Famill eng nei, méi effizient, Dual-Register 6-Input Look-up Table (LUT) Logik an eng räich
Auswiel vun agebaute System-Niveau Blocken.Dës enthalen 18 Kb (2 x 9 Kb) Block RAMs, zweeter Generatioun DSP48A1 Scheiwen, SDRAM
Memory Controller, verbessert Mixed-Modus Clock Management Blocks, SelectIO™ Technologie, Power-optimiséiert High-Speed ​​Serien
Transceiver Blocks, PCI Express® kompatibel Endpoint Blocks, fortgeschratt Systemniveau Power Management Modi, Auto Detect
Configuratioun Optiounen, a verstäerkte IP Sécherheet mat AES an Apparat DNA Schutz.Dës Fonctiounen bidden eng bëlleg programméierbar
Alternativ zu Benotzerdefinéiert ASIC Produkter mat onendlech einfacher Benotzung.XA Spartan-6 FPGAs bidden déi bescht Léisung fir flexibel a skalierbar
High-Volume Logik Designs, High-Bandwidth parallel DSP Veraarbechtung Designs, a kaschtempfindlech Uwendungen wou Multiple Interfacing
Normen sinn erfuerderlech.XA Spartan-6 FPGAs sinn déi programméierbar Silizium Fondatioun fir gezielte Design Plattformen déi liwweren
integréiert Software an Hardware Komponenten déi Designer erlaben op Innovatioun ze konzentréieren soubal hiren Entwécklungszyklus ufänkt.
Resumé vun XA Spartan-6 FPGA Fonctiounen
• XA Spartan-6 Famill:
• XA Spartan-6 LX FPGA: Logik optimiséiert
• XA Spartan-6 LXT FPGA: Héich-Vitesse Serien Konnektivitéit
• Automotive Temperaturen:
• I-Grad: Tj = -40 ° C bis +100 ° C
• Q-Grade: Tj = -40 ° C ze +125 ° C
• Automotive Standards:
• Xilinx ass ISO-TS16949 konform
• AEC-Q100 Qualifikatioun
• Produktioun Part Genehmegungsprozess (PPAP) Dokumentatioun
• Doriwwer eraus AEC-Q100 Qualifikatioun ass op Ufro sinn
• Entworf fir niddereg Käschten
• Multiple effizient integréiert Blöcke
• Optimiséiert Auswiel vun ech / O Standarden
• Staggeréiert Pads
• Héich-Volumen Plastik Drot-gebonnen Packages
• Low statesch an dynamesch Muecht
• 45 nm Prozess optimiséiert fir Käschten an niddreg Muecht
• Wanterschlof Muecht-verwandelt Modus fir null Muecht
• Suspend Modus ënnerhält Staat an Configuratioun mat Multi PIN erwecht, Kontroll Verbesserung
• Héichleistung 1.2V Kärspannung (LX an LXT FPGAs, -2
an -3 Geschwindegkeetsgraden)
• Multi-Volt, Multi-Standard SelectIO Interface Banken
• Bis zu 1.080 Mb/s Datenübertragungsrate pro Differenziell I/O
• Selectable Output Drive, bis zu 24 mA pro Pin
• 3.3V bis 1.2VI / O Standarden a Protokoller
• Low-Käschten HSTL an SSTL Erënnerung Schnëttplazen
• Hot Swap Konformitéit
• Upassbar I / O Schluechtraten fir d'Signalintegritéit ze verbesseren
• Héich-Vitesse GTP Serien transceiver an der LXT FPGAs
• Bis zu 3,2 Gb/s
• Héich-Vitesse Schnëttplazen dorënner: Serial ATA an PCI Express
• Effikass DSP48A1 Scheiwen
• High-Performance Arithmetik a Signalveraarbechtung
• Fast 18 x 18 multiplier an 48-bëssen Akkuen
• Pipelining a Kaskadespärfäegkeet
• Pre-adder fir Filterapplikatiounen ze hëllefen
• Integréiert Memory Controller Blocks
• DDR, DDR2, DDR3, an LPDDR Ënnerstëtzung
• Datenraten bis zu 800 Mb/s
• Multi-port Bus Struktur mat onofhängeg FIFO ze reduzéieren
Design Timing Problemer
• Iwwerfloss Logik Ressourcen mat verstäerkte Logik Kapazitéit
• Fakultativ Verréckelung aschreiwen oder verdeelt RAM Ënnerstëtzung
• Effizient 6-Input LUTs verbesseren d'Performance a minimiséieren
Muecht
• LUT mat Dual Flip-Flops fir Pipeline centric Uwendungen
• Block RAM mat enger breet Palette vun granularity
• Fast Spär RAM mat Byte schreiwen aktivéiert
• 18 Kb Blocken déi optional als zwee programméiert kënne ginn
onofhängeg 9 Kb Spär RAM
• Clock Management Tile (CMT) fir eng verbessert Leeschtung
• Niddereg Kaméidi, flexibel Auer
• Digital Auer Manager (DCMs) eliminéiert Auer skew an
Duty Cycle Verzerrung
• Phase-Locked Loops (PLLs) fir niddereg-jitter clocking
• Frequenzsynthese mat simultaner Multiplikatioun,
Divisioun a Phaseverrécklung
• Siechzéng niddereg-skew global Auer Netzwierker
• Vereinfacht Configuratioun, ënnerstëtzt niddereg-Käschten Standarden
• 2-Pin Auto-detektéieren Configuratioun
• Breet Drëtt Partei SPI (bis x4) an NOR Flash Ënnerstëtzung
• MultiBoot Ënnerstëtzung fir Remote Upgrade mat multiple
Bitstreams, benotzt Iwwerwaachungsschutz
• Verstäerkte Sécherheet fir Design Schutz
• Eenzegaarteg Apparat DNA Identifizéierer fir Design Authentifikatioun
• AES Bitstream Verschlësselung am XA6SLX75, XA6SLX75T,
an XA6SLX100 Apparater
• Integréiert Endpunktblock fir PCI Express Designs (LXT)
• Low-Cost PCI® Technologie Support kompatibel mat den 33 MHz,
32- an 64-bëssen Spezifizéierung.
• Méi séier embedded Veraarbechtung mat verstäerkten, niddrege Käschten,
MicroBlaze™ 32-Bit Soft Prozessor
• Industrie-Virwaat IP an Referenz Design
• Staark automobilspezifesch Drëtt Partei Ökosystem mat IP,
Entwécklung Brieder, an Design Servicer