XA6SLX25-2CSG324Q (aus Lager mat Originalverpackung verkaaft)

Produkteigenschaften:

Allgemeng Beschreiwung:

D'Xilinx Automotive (XA) Spartan®-6 Famill vu FPGAs bitt führend Systemintegratiounsfäegkeeten mat de niddregsten Gesamtkäschte fir High-Volumen Automobilapplikatiounen.D'Famill vun zéng Memberen liwwert erweidert Dicht vun 3.840 bis 101.261 Logikzellen a méi séier, méi ëmfaassend Konnektivitéit.Gebaut op enger reife 45 nm Low-Power Kupferprozesstechnologie déi den optimale Gläichgewiicht vu Käschten, Kraaft a Leeschtung liwwert, bitt d'XA Spartan-6 Famill eng nei, méi effizient, Dual-Register 6-Input Look-up Table (LUT) ) Logik an eng räich Auswiel u agebaute Systemniveaublocken.Dës enthalen 18 Kb (2 x 9 Kb) Block RAMs, zweeter Generatioun DSP48A1 Scheiwen, SDRAM Memory Controller, verstäerkte Mixed-Modus Clock Management Blocks, SelectIO ™ Technologie, power-optimiséiert High-Speed ​​Serial Transceiver Blocks, PCI Express® kompatibel Endpoint Blocks , fortgeschratt System-Niveau Muecht Gestioun Modi, Auto-detektéieren Configuratioun Optiounen, a verstäerkte IP Sécherheet mat AES an Apparat DNA Schutz.Dës Fonctiounen bidden eng bëlleg programméierbar Alternativ zu personaliséierten ASIC Produkter mat onendlecher Liichtegkeet.XA Spartan-6 FPGAs bidden déi bescht Léisung fir flexibel a skalierbar High-Volume Logik Designs, High-Bandwidth parallel DSP Veraarbechtungsdesignen, a kaschtempfindlech Uwendungen wou verschidde Interfacestandards erfuerderlech sinn.XA Spartan-6 FPGAs sinn déi programméierbar Silizium Fondatioun fir Targeted Design Plattformen déi integréiert Software an Hardware Komponenten liwweren, déi Designer erlaben op Innovatioun ze fokusséieren soubal hiren Entwécklungszyklus ufänkt.Zesummefaassung vun XA Spartan-6 FPGA Fonctiounen • XA Spartan-6 Famill: • XA Spartan-6 LX FPGA: Logik optimiséiert • XA Spartan-6 LXT FPGA: Héich-Vitesse Serien Konnektivitéit • Automotive Temperaturen: • I-Grade: Tj = – 40°C bis +100°C • Q-Grade: Tj = –40°C bis +125°C • Automotive Standards: • Xilinx ass ISO-TS16949 konform • AEC-Q100 Qualifikatioun • Production Part Approval Process (PPAP) Dokumentatioun • Iwwert d'AEC-Q100 Qualifikatioun ass op Ufro verfügbar • Entworf fir niddreg Käschten • Multiple effizient integréiert Blocks • Optimiséiert Auswiel vun I/O Standards • Staggeréiert Pads • Héichvolumen Plastikdrahtverbindungen • Niddereg statesch an dynamesch Kraaft • 45 nm Prozess optimiséiert fir Käschten an niddereg Muecht • Wanterschlof Muecht-verwandelt Modus fir null Muecht • Suspend Modus hält Staat an Configuratioun mat multipin erwecht, Kontroll Verbesserung • Héich performant 1.2V Kär Volt (LX an LXT FPGAs, -2 an -3 Vitesse Grad) • Multi-Volt, Multi-Standard SelectIO Interface Banken • Bis zu 1.080 Mb/s Datenübertragungsrate prodifferentiell I/O • Selectable Output Drive, bis zu 24 mA pro Pin • 3.3V bis 1.2VI/O Standards a Protokoller • Low-Cost HSTL an SSTL Memory Interfaces • Hot Swap Konformitéit • Upassbar I/O Schluechtraten fir d'Signalintegritéit ze verbesseren • High-Speed ​​GTP Serien Transceiver an den LXT FPGAs • Bis zu 3,2 Gb / s • High-Speed-Interfaces abegraff: Serial ATA a PCI Express • Effizient DSP48A1 Scheiwen • High-Performance Arithmetik a Signalveraarbechtung • Fast 18 x 18 Multiplikator an 48 -Bit Akkumulator • Pipelining a Kaskadéierungsfäegkeet • Pre-adder fir Filterapplikatiounen ze hëllefen • Integréiert Memory Controller Blocks • DDR, DDR2, DDR3, a LPDDR Ënnerstëtzung • Datenraten bis zu 800 Mb/s • Multi-Port Bus Struktur mat onofhängege FIFO fir reduzéieren Design Timing Problemer • Iwwerfloss Logik Ressourcen mat verstäerkte Logik Kapazitéit • Optional Verréckelung Register oder verdeelt RAM Ënnerstëtzung • Effizient 6-Input LUTs verbesseren Leeschtung a minimiséieren Muecht • LUT mat duebel Flip-Flops fir Pipeline centric Uwendungen • Block RAM with eng breet Palette vun Granularitéit • Fast Block RAM mat Byte Schreiwen aktivéiert • 18 Kb Blocken déi optional als zwee onofhängeg 9 Kb Block RAMs programméiert kënne ginn • Clock Management Tile (CMT) fir verbessert Leeschtung • Low Kaméidi, flexibel Auermanager • Digital Clock Managers (DCMs) eliminéiert Auer Schief an Duty Cycle Verzerrung • Phase-Locked Loops (PLLs) fir Low-jitter Clocking • Frequenzsynthese mat simultaner Multiplikatioun, Divisioun a Phaseverschiebung • Siechzéng niddereg-Skew global Auer Netzwierker • Vereinfacht Konfiguratioun, ënnerstëtzt niddereg- Käschte Standarden • 2-Pin Auto-detektéieren Konfiguratioun • Breet drëtt-Partei SPI (bis x4) an NOR Flash Ënnerstëtzung • MultiBoot Ënnerstëtzung fir Remote Upgrade mat multiple Bitstreams, benotzt Watchdog Schutz • Verbesserte Sécherheet fir Design Schutz • Eenzegaarteg Device DNA Identifizéierer fir Design Authentifikatioun • AES Bitstream Verschlësselung an den XA6SLX75, XA6SLX75T, an XA6SLX100 Apparater • Integréiert Endpunktblock fir PCI Express Designs (LXT) • Low-Cost PCI® Technologie support kompatibel mat der 33 MHz, 32- a 64-Bit Spezifizéierung.• Méi séier embedded Veraarbechtung mat verstäerkten, nidderegen Käschten, MicroBlaze ™ 32-Bit Soft Prozessor • Industrieféierend IP a Referenz Designs • Staark automobilspezifesch Drëtt Partei Ökosystem mat IP, Entwécklungsbrett an Designservicer